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請問關于to246的測試
請問關于to246的測試
將連在c腳上的電壓增大的時候,輸出的占空比也隨之增大,而且可以達到100%,可是按照datasheet上的說明占空比應該是隨電流增大而減小,而且最高只能到78%.
而且不論v1和v2哪個先上開始DS兩端都沒有波形,只有上電后將C,S短路波形才能出來.
請問是什么原因阿?
如圖:
全部回復(8)
只看樓主
正序查看
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現(xiàn)在還沒有回復呢,說說你的想法
powerint_tny
LV.5
2
2007-07-17 14:54
top是通過檢測流進C腳的電流來調整輸出的.輸出的最大占空比是78%,你的調試電路有問題.一是電容要接在C腳上,另R7的電阻太小.加大到1.5K
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warlock
LV.2
3
2007-07-17 17:27
@powerint_tny
top是通過檢測流進C腳的電流來調整輸出的.輸出的最大占空比是78%,你的調試電路有問題.一是電容要接在C腳上,另R7的電阻太小.加大到1.5K
都改過來了,D還是隨V2增加而增加
V2從7.2v到14v調節(jié)時,D從25%到100%增加,當V2小于7.2v,D跳變?yōu)?輸出關斷,而且無法重啟,即使再將V2調高,D依然為0;當V2大于14V,D到100%后,電壓往下調,D也可以隨之變小.
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powerint_emi
LV.8
4
2007-07-18 09:34
@warlock
都改過來了,D還是隨V2增加而增加V2從7.2v到14v調節(jié)時,D從25%到100%增加,當V2小于7.2v,D跳變?yōu)?輸出關斷,而且無法重啟,即使再將V2調高,D依然為0;當V2大于14V,D到100%后,電壓往下調,D也可以隨之變小.
你的圖畫錯了,C3和C4
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powerint_emi
LV.8
5
2007-07-18 09:38
@powerint_emi
你的圖畫錯了,C3和C4
請參考下面的圖
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powerint_emi
LV.8
6
2007-07-18 09:39
@powerint_emi
請參考下面的圖
500) {this.resized=true; this.width=500; this.alt='這是一張縮略圖,點擊可放大。\n按住CTRL,滾動鼠標滾輪可自由縮放';this.style.cursor='hand'}" onclick="if(!this.resized) {return true;} else {window.open('http://u.dianyuan.com/bbs/u/55/949531184722761.jpg');}" onmousewheel="return imgzoom(this);">
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warlock
LV.2
7
2007-07-18 15:19
@powerint_emi
請參考下面的圖
改過來了,還是這樣
為什么當V1增加的時候占空比也會增加呢?
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powerint_emi
LV.8
8
2007-07-19 14:31
@warlock
改過來了,還是這樣為什么當V1增加的時候占空比也會增加呢?
我的看法:你是不是把占空比搞反了
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warlock
LV.2
9
2007-07-23 13:56
@powerint_emi
我的看法:你是不是把占空比搞反了
確實
理解錯了=,=
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