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一個(gè)改善DS尖峰的案例

 今天做了一個(gè)對(duì)比試驗(yàn),就是關(guān)于消除DS尖刺試驗(yàn),效果還可以!但是有個(gè)問(wèn)題就是,待機(jī)功耗會(huì)增加!現(xiàn)在只是拋磚引玉,歡迎大家品論!數(shù)據(jù)見(jiàn)圖:

 

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米老鼠
LV.8
2
2010-09-30 15:48

謝謝分享

這個(gè)一次端接法看著真糾結(jié)

0
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gaohq
LV.8
3
2010-09-30 16:07

有的還加個(gè)二極管的。一次端接法看著確實(shí)糾結(jié)

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ly_milan
LV.5
4
2010-09-30 16:43
@gaohq
有的還加個(gè)二極管的。一次端接法看著確實(shí)糾結(jié)

不光看,還要提一些意見(jiàn)呀!

0
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2010-10-01 09:14
建議多花些思想在降低變壓器漏感上吧,看見(jiàn)原因的源頭比一味防堵跟吸收來(lái)得強(qiáng)。以上提供參考。
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chendelei
LV.8
6
2010-10-01 14:48
@peterchen0721
建議多花些思想在降低變壓器漏感上吧,看見(jiàn)原因的源頭比一味防堵跟吸收來(lái)得強(qiáng)。以上提供參考。
這樣會(huì)影響很多效率的吧.樓主.
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jepsun
LV.9
7
2010-10-01 15:54
可否告知。改善之前與之后的RCD參數(shù)。
0
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2010-10-01 21:33

應(yīng)該不僅僅影響待機(jī)損耗吧,整個(gè)效率都會(huì)受影響。

0
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hlp330
LV.9
9
2010-10-01 22:30
@fly
應(yīng)該不僅僅影響待機(jī)損耗吧,整個(gè)效率都會(huì)受影響。

總覺(jué)的在MOS上面并電容和電阻是下下策。不得已而為之才用。

還真的不如在變壓器和LAYOUT上面多動(dòng)動(dòng)腦筋,事半功倍。

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jepsun
LV.9
10
2010-10-02 16:37
@hlp330
總覺(jué)的在MOS上面并電容和電阻是下下策。不得已而為之才用。還真的不如在變壓器和LAYOUT上面多動(dòng)動(dòng)腦筋,事半功倍。
降低漏感是根本。
0
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xuzhx
LV.4
11
2010-10-02 20:24
@hlp330
總覺(jué)的在MOS上面并電容和電阻是下下策。不得已而為之才用。還真的不如在變壓器和LAYOUT上面多動(dòng)動(dòng)腦筋,事半功倍。
漏感再降低也是消除不掉的,RC可明顯改善EMI,不過(guò)低的漏感可使RC耗能減少很多。
0
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songxium
LV.7
12
2010-10-02 23:20

單獨(dú)并電容你試過(guò)嗎。

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jepsun
LV.9
13
2010-10-03 17:59
@songxium
單獨(dú)并電容你試過(guò)嗎。
上班了,我會(huì)去試試樓主的方式。
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ly_milan
LV.5
14
2010-10-08 10:25
@peterchen0721
建議多花些思想在降低變壓器漏感上吧,看見(jiàn)原因的源頭比一味防堵跟吸收來(lái)得強(qiáng)。以上提供參考。

即使你把漏感降的很小,尖峰也存在,而且隨著主路負(fù)載的變化,還有所變化,所以這個(gè)只是一個(gè)保護(hù)電路,而且還測(cè)量了一下,只要參數(shù)合適,功耗也不會(huì)很大!那你能否給一些降低漏感的意見(jiàn),不要很籠統(tǒng)的提一下,大家都知道降低漏感可以,缺少的是好的方法!我們要的Know-how!

先再貼上一副主路沒(méi)有載,沒(méi)有加RC的DS波形

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ly_milan
LV.5
15
2010-10-08 10:26
@ly_milan
即使你把漏感降的很小,尖峰也存在,而且隨著主路負(fù)載的變化,還有所變化,所以這個(gè)只是一個(gè)保護(hù)電路,而且還測(cè)量了一下,只要參數(shù)合適,功耗也不會(huì)很大!那你能否給一些降低漏感的意見(jiàn),不要很籠統(tǒng)的提一下,大家都知道降低漏感可以,缺少的是好的方法!我們要的Know-how!先再貼上一副主路沒(méi)有載,沒(méi)有加RC的DS波形
 
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ly_milan
LV.5
16
2010-10-08 10:28
@ly_milan
[圖片] 
這是沒(méi)有負(fù)載,加了RC的波形圖 
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hlp330
LV.9
17
2010-10-08 10:30
@ly_milan
即使你把漏感降的很小,尖峰也存在,而且隨著主路負(fù)載的變化,還有所變化,所以這個(gè)只是一個(gè)保護(hù)電路,而且還測(cè)量了一下,只要參數(shù)合適,功耗也不會(huì)很大!那你能否給一些降低漏感的意見(jiàn),不要很籠統(tǒng)的提一下,大家都知道降低漏感可以,缺少的是好的方法!我們要的Know-how!先再貼上一副主路沒(méi)有載,沒(méi)有加RC的DS波形

降低漏感的主要方法就是在變壓器上下功夫了。

主要是增加初次級(jí)之間的耦合,所以改變一些繞法,像三明治,初次級(jí)交叉都不錯(cuò)。再就是繞線不能重疊,盡量平整。

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ly_milan
LV.5
18
2010-10-08 10:30
@hlp330
總覺(jué)的在MOS上面并電容和電阻是下下策。不得已而為之才用。還真的不如在變壓器和LAYOUT上面多動(dòng)動(dòng)腦筋,事半功倍。

太籠統(tǒng)了,能不能具體和量化,我希望看到具體的分析和量化的東西,負(fù)責(zé)就是紙上談兵和空談!?。。?/p>

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ly_milan
LV.5
19
2010-10-08 10:35
@songxium
單獨(dú)并電容你試過(guò)嗎。
曾經(jīng)在相同的位置加了壓敏電阻,相當(dāng)于一個(gè)小電容,效果很好,主要是吸收瞬間尖刺!
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hlp330
LV.9
20
2010-10-08 10:47
@ly_milan
曾經(jīng)在相同的位置加了壓敏電阻,相當(dāng)于一個(gè)小電容,效果很好,主要是吸收瞬間尖刺!
好是好,但是你這樣是增加了MOS的輸出電容,對(duì)開(kāi)關(guān)的損耗是有影響的。
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bode
LV.9
21
2010-10-08 10:54

加RC吸收,一般都會(huì)增大損耗,降低效率~

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ly_milan
LV.5
22
2010-10-08 11:38
@bode
加RC吸收,一般都會(huì)增大損耗,降低效率~

想問(wèn)一下,RC吸收的應(yīng)該是尖峰和阻尼振蕩的,那一部分!它本身的損耗,應(yīng)該不是太大的???

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hlp330
LV.9
23
2010-10-08 13:30
@ly_milan
想問(wèn)一下,RC吸收的應(yīng)該是尖峰和阻尼振蕩的,那一部分!它本身的損耗,應(yīng)該不是太大的???
會(huì)影響MOS的開(kāi)通和關(guān)斷速度的,這個(gè)是損耗加大的原因。
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songxium
LV.7
24
2010-10-08 13:47
這是個(gè)有損吸收電路。
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bode
LV.9
25
2010-10-08 14:06
@hlp330
會(huì)影響MOS的開(kāi)通和關(guān)斷速度的,這個(gè)是損耗加大的原因。

我覺(jué)得它對(duì)mos的開(kāi)通和關(guān)斷速度影響不大~

損耗主要是產(chǎn)生在RC吸收中的R上~

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