承前：電容設計問題的第一部分，我們從電源不是必須從濾波電容進入芯片管腳開始講起，帶出了電源供電網(wǎng)絡（PDN）的阻抗。并從頻域角度解釋了濾波電容只是整個電源供電網(wǎng)絡的一個組成部分。在文章結束之后，網(wǎng)友們提出的問題以及討論，就帶出了濾波電容的位置問題。

本節(jié)：從去耦半徑出發(fā)，通過去耦半徑的計算，讓大家直觀的看到我們常見的電容的“有效范圍”問題。

啟后：討論濾波電容的位置與PDN阻抗的關系，提出“全局電容”與“局部電容”的概念。能看到當電容呈現(xiàn)“全局特性”的時候，電容的位置其實沒有想象中那么重要。

上一個話題結束的時候，很多網(wǎng)友提出電容的位置問題：“濾波電容有自己的濾波半徑，所以重點在于濾波電容正端與芯片電源引腳的距離”。這個互動實在是配合的太好了，高速先生和你握手哈。

傳統(tǒng)的說法，電容有其濾波半徑，低頻電容濾波半徑大，所以布局的時候可以放的稍微遠一些。并且常規(guī)來說，單純?yōu)V波作用的低頻電容不要扎堆布局，講究均勻擺放。而中高頻電容的濾波半徑較小，需要嚴格靠近芯片管腳放置，不能離得太遠，要不然電容就“不起作用”了。

這個說法，作為我們?yōu)V波電容布局的設計指導，沒有問題，依舊是正確的指導原則，這個不是我們要討論的設計誤區(qū)。不過開場白里面說了，高速先生，就是要追根究底，看看電容的濾波半徑到底是怎么回事?

首先，濾波半徑還是基于著名的四分之一波長理論。（四分之一波長理論在高速先生的各種文章會反復多次出現(xiàn)，為了方便大家理解，我們會專題討論各種四分之一波長的問題，這里就不再贅述，如果覺得理解這篇文章有問題，可以單獨和高速先生進行討論）電容去耦半徑理論認為，當電容的位置距需要濾波的器件(管腳)的距離剛好是四分之一波長的時候，電容的補償電流和信號噪聲電流相位剛好相差180度，濾波失效。所以為了保證電容的濾波作用，要求電容的位置距需要濾波的器件(管腳)的距離小于1/10的四分之一波長，當然，更嚴格的要求希望小于1/20的四分之一波長。

看到這里，估計很多PCB設計師會大吃一驚?我們常用的0.1 uf電容，在考慮四十分之一波長的時候，電容的有效去耦半徑居然有12英寸。就算嚴格點考慮兩百分之一波長，也有將近2英寸的去耦半徑。我們在濾波電容布局的時候，這個去耦半徑還是問題嗎?

前面的文章討論過，由于去耦電容只是電源供電網(wǎng)絡的一部分，同時高頻噪聲會更加依賴電源地平板電容及封裝內(nèi)的濾波電容甚至是Die電容來濾除。10Nf或者更小的1Nf電容，在電源濾波系統(tǒng)中的作用會越來越小。在大部分的設計中，0.1 uf電容就是板級系統(tǒng)設計的時候，電源濾波系統(tǒng)中用到的最“高頻”的電容了。

借這個機會，再和大家討論下高速先生討論PCB設計誤區(qū)的出發(fā)點：很多理論其實沒有錯，只是我們在使用的時候沒有真正知其所以然，所以設計中想當然的“過設計”很多。這類“過設計”有時候并沒有壞處，只是當設計出現(xiàn)“惡劣”情況并需要“取舍”的時候，會造成一些困難。

比如電容的去耦半徑問題，大家都有這個概念，然后都知道“小”電容（高頻電容）的去耦半徑很小，需要嚴格靠近芯片管腳。這個設計原則沒有錯誤，只是當數(shù)碼消費類產(chǎn)品由于更小的面積，更低的成本以及結構的要求（如厚度），需要我們把電容單面布局，放在和BGA的同一面的時候，很多人困惑了，電容離芯片的電源管腳這么遠（有時還要考慮3mm或者5mm的返修間距，就更遠了），電容還能起作用嗎?

由此引申的另一個問題，和我們的這次的主題相關，先提前預告一下：我們做設計的時候，很喜歡把同種類的數(shù)字電源，對不同芯片進行供電的時候，用磁珠隔離一下，希望能避免不同芯片之間同種電源的干擾。電容的作用范圍這么大，磁珠隔離了“想象中”的芯片間電源軌道的干擾的同時，會不會也阻礙了電容的作用呢?

本節(jié)的結尾，再給大家看一個圖片，也是關于電容的去耦半徑和作用范圍的。之前討論的諧振頻率的四分之一波長，還是有局限性的，首先電容起作用的最高頻率不止是諧振頻率。其次，作用范圍還得考慮你設定的濾波效率。理論是復雜的，任重而道遠，多前進一些，真相就更清晰一點。

當然，本節(jié)的結論還是繼續(xù)有效的，我們常用的0.1uf電容，濾波半徑遠遠比我們想象的要大。

本節(jié)的問題是：

既然簡單的用四分之一波長理論推算的電容去耦半徑，對電容布局設計起不到指導作用，那么電容放置的離芯片電源管腳比較遠，還會有哪些影響呢?

圖2

承前：從去耦半徑出發(fā)，通過去耦半徑的計算，讓大家直觀的看到我們常見的電容的“有效范圍”問題。

本節(jié)：討論濾波電容的位置與PDN阻抗的關系，提出“全局電容”與“局部電容”的概念。能看到當電容呈現(xiàn)“全局特性”的時候，電容的位置其實沒有想象中那么重要。

啟后：多層板設計的時候，電容傾向于呈現(xiàn)“全局特性”，“電源加磁珠”的設計方法，會影響電容在全局范圍內(nèi)起作用。同時電源種類太多，還會帶來其他設計問題。

通過上一篇文章，我們知道平?！岸炷茉敗钡碾娙萑ヱ畎霃嚼碚?，對PCB設計其實沒有什么指導意義。0.1uf的電容去耦半徑足夠大，設計中參考這個值沒有用處，工程師還是會“盡量”把0.1uf電容靠近芯片的電源管教放置。PCB設計師需要更有效的理論來指導電容的布局設計。

既然簡單的用四分之一波長理論推算的電容去耦半徑不起作用，那么電容放置得離芯片電源管腳比較遠，還會有哪些影響呢?很多人都答對了，影響安裝電感。

在上一個專題的第四篇文章里面，已經(jīng)討論過電容安裝電感的估算。這一次，我們來更詳細的看看安裝電感。從圖3能看到，安裝電感可以簡單分為L above和 L below。

圖3

在這里引入兩個概念：Labove 、Lbelow（電容和IC下面的電流回路大小不一定一樣，但在這里分析的時候，假定大小等同）

總電感：LTotal= 2Labove+Lbelow

Labove包括電容的ESL和Fan out帶來的電感，我們會另外專題討論電容的Fan out問題。至于L below就更多收到電容位置的影響。簡單來說，電容離芯片電源管腳越遠，L below圍成的面積就越大，相應的安裝電感就越大。

更具體點，Lbelow主要是兩個過孔的自感和互感，當電容的位置離IC器件更近時，如圖4所示，Lbelow的互感增大，因互感的作用與自感的作用相反，導致其整體電感減小，充放電速率更快

圖4

可以列出一堆公式來推導這個互感乃至L below，但這個不是高速先生的風格。

圖3

其實從圖3可以簡單看出，G和P之間的距離對L below影響很大，G和P之間的距離越近，L below對應的陰影區(qū)域面積就越小。而L below越小，也就意味這電容可以放得越遠，換句話說，電容的有效濾波范圍更大。電容也就更加傾向于呈現(xiàn)“全局”特性。

下一節(jié)我們還會通過一個直觀的仿真，讓大家看到平面距離與安裝電感的關系，以及為什么說在新的設計條件下，電容會呈現(xiàn)全局特性。

圖5是一個簡單的總結，更具體的分析，請聽下回分解。

圖5

本次的問題是：

“濫用”磁珠，會帶來哪些壞處?什么情況下我們需要使用磁珠對電源進行隔離?什么情況下，“濫用”磁珠會帶來負面影響?

承前：討論濾波電容的位置與PDN阻抗的關系，提出“全局電容”與“局部電容”的概念。能看到當電容呈現(xiàn)“全局特性”的時候，電容的位置其實沒有想象中那么重要。

本節(jié)：多層板設計的時候，電容傾向于呈現(xiàn)“全局特性”，“電源加磁珠”的設計方法，會影響電容在全局范圍內(nèi)起作用。同時電源種類太多，還會帶來其他設計問題。

通過上一篇文章，我們知道電容在不同的使用條件，會呈現(xiàn)“全局特性”與“局部特性”。

避免研究公式的繁瑣，我們來看看實際仿真結果。為了便于研究，設計了一個仿真案例，如圖6所示：Case1是電容放在芯片管腳附近，Case1b是電容遠離芯片管腳放置。這時候Case1b比Case1多出一對電源地過孔，為了同等條件下只比較電容的位置影響，我們增加Case1a案例，在和Case1b電容Fan out同樣的位置上增加一對電源地過孔。

圖6

圖6的4、5兩層為電源地耦合的平面。先來看看電源地距離為3mil時的情況：當電源地緊耦合時，a和b兩個Case的PDN曲線基本重合，說明電容的諧振頻率沒有變化。也就是說，電容位置好像幾乎沒有任何影響，反而是Case1的諧振頻率偏向于低頻，說明Case1的安裝電感反而更大一些。這個容易理解，主要是多出來的一對電源地過孔導致的。

圖7

電源地距離在10mil以內(nèi)時，以上結論都類似。但是當電源地距離在20mil甚至50mil時，情況稍有變化。如圖8所示，電源地距離變大時，a和b兩個Case的PDN曲線開始偏離，Case1b的諧振頻率向低頻偏移，說明電容遠離芯片管腳的時候，電容的安裝電感明顯變大。

圖8

所以，我們可以得出簡單的結論：

典型的8層以上單板，或者6層板采用3個電源地平面，電源地相對緊耦合的設計，這時候板上的濾波電容呈現(xiàn)“全局特性”，也就是說電容的位置不是很“重要”，電容在全局起作用。雙面板四層板，以及6層板電源地距離比較遠，相對松耦合的時候，板上的濾波電容傾向于“局部特性”，電容的位置比較重要，最好能靠近芯片管腳放置。

當電源供電網(wǎng)絡不使用電源地平面來設計的時候，電容更傾向于“局部特性”。如PLL電源的電容，如DDR3設計中Vref電源的電容，都希望嚴格把相應的電容靠近芯片的管腳，甚至最好能做到設計時指定電源必須從濾波電容進入芯片管腳。

同樣的，對于常規(guī)數(shù)字電源，如3.3V，2.5V等IO電源，如果我們對每一個芯片都使用磁珠隔離之后單獨供電，那么電容就失去了“全局”作用。最直接的一個負面作用就是導致設計需要增加更多的濾波電容?；蛘吣硞€芯片的電容數(shù)量與種類不夠，導致電源軌道噪聲變大。

就算是電容的數(shù)量不是問題，電源噪聲可控，“濫用”磁珠還會造成其他設計問題。圖9中的方案三是現(xiàn)在非常流行的12層板層疊設計。大家選擇這樣的層疊最主要的原因就是電源的分割太破碎，這樣的電源層如果作為參考平面的話，會比較難避免“跨分割”問題（單面跨電源分割問題，我們會另外有專題討論）。方案三的層疊避免了電源分割多的問題，卻帶來更加惡劣的層間串擾等其他問題。

電源種類多是設計的現(xiàn)狀，“濫用”磁珠會“雪上加霜”的讓電源種類更多。加大電源地平面設計的難度。而增加的磁珠，其實并沒有給電源噪聲帶來好處。

圖9

總結：常規(guī)的數(shù)字電源，在采用多層板設計，電源地平面緊耦合的情況下，不建議“濫用”磁珠，保持電容的“全局”特性起作用。

需要使用磁珠的場合大致分為兩種

1、“特別”保護自己，如PLL電源等

2、“關愛”他人，自身的干擾性比較強，避免EMI問題，如強驅(qū)動的時鐘芯片等

每次一個話題結束的時候，總覺得沒什么問題可以問，因為覺得都講清楚了。不過每次編輯都會強調(diào)“你的問題”呢?那就找一個問題，作為下一個話題的鋪墊吧：

我們怎么減小上一篇文章中提到的L above？