要點

?基于TSMC 22nm ULP與22nm ULL平臺的DesignWare Duet Package，包含實現(xiàn)完整SoC所需的所有基礎(chǔ)IP，包括邏輯庫、memory compilers與power optimization kits等。

?基于TSMC 22nm ULP工藝的DesignWare 高性能（HPC）設(shè)計能為CPU、GPU及DSP處理器核心提升其時序性能、功耗及芯片面積等表現(xiàn)。

?針對校正（calibration）、加密鑰（encryption keys）及安全碼儲存等應(yīng)用，基于TSMC 22nm ULP及22nm ULL的DesignWare OTP NVM IP，不需要額外的光罩層數(shù)（mask layer）或制程步驟（process step），就能支持1Mb 實例（instance）。

2018年5月10日，中國 北京——全球第一大芯片自動化設(shè)計解決方案提供商及全球第一大芯片接口IP供應(yīng)商、信息安全和軟件質(zhì)量的全球領(lǐng)導(dǎo)者Synopsys（NASDAQ：SNPS）近日宣布與TSMC合作，共同為TSMC 22nm超低功耗（ULP）與22nm超低漏電（ULL）平臺開發(fā)DesignWare? 基礎(chǔ)IP。該基礎(chǔ)IP包含用于TSMC 22nm工藝的邏輯庫、嵌入式內(nèi)存以及一次性可編程（one-time programmable，OTP）非揮發(fā)性內(nèi)存（non-volatile memories，NVM），能協(xié)助設(shè)計人員大幅降低功耗，同時滿足各式應(yīng)用的性能需求。DesignWare Duet Package包括了具備面積優(yōu)化的高速低功耗嵌入式內(nèi)存、使用標準核心氧化物（core oxide）或厚IO 氧化物以實現(xiàn)低漏電率的邏輯庫、內(nèi)存測試與修復(fù)能力以及功耗優(yōu)化套件，能為SoC帶來最佳的結(jié)果質(zhì)量。

DesignWare HPC設(shè)計套件內(nèi)容包括高速、高密度的內(nèi)存實例（memory instance）和邏輯單元，能協(xié)助SoC設(shè)計人員進行CPU、GPU與DSP核心的優(yōu)化，以達到速度、面積與功耗的最佳平衡。用于TSMC 22nm ULP與22nm ULL工藝的DesignWare OTP NVM IP無須額外的光罩層數(shù)或制程步驟，且能以最少的硅足跡（footprint）達到高產(chǎn)出、高安全性及高可靠性。

TSMC設(shè)計基礎(chǔ)架構(gòu)營銷事業(yè)部資深處長Suk Lee表示：“TSMC與Synopsys多年成功的合作經(jīng)驗有助于雙方客戶實現(xiàn)SoC在性能、功耗及芯片面積的目標。通過為TSMC 22nm ULP與22nm ULL工藝提供DesignWare 基礎(chǔ)IP，Synopsys作為業(yè)界領(lǐng)導(dǎo)廠商，持續(xù)提供通過驗證的IP解決方案，協(xié)助設(shè)計人員減少設(shè)計工作量，同時在TSMC最新技術(shù)中實現(xiàn)設(shè)計目標。”

Synopsys營銷副總裁John Koeter也表示：“Synopsys與TSMC密切合作已歷經(jīng)了多個TSMC工藝時代。我們所提供的高質(zhì)量基礎(chǔ)IP能協(xié)助設(shè)計人員滿足SoC在功耗、性能與面積的需求。為TSMC 22nm ULP 與22nm ULL工藝提供DesignWare邏輯庫與嵌入式內(nèi)存IP，能協(xié)助設(shè)計人員大幅降低目標應(yīng)用的功耗，并加快產(chǎn)品的上市腳步。

上市情況

針對TSMC 22nm ULP 與22nm ULL工藝的DesignWare Duet Package與HPC設(shè)計套件預(yù)計于今年第三季度上市。用于22nm ULP工藝的DesignWare OTP NVM IP預(yù)計于今年第三季度上市，而用于22nm ULL工藝的OTP NVM IP則計劃在明年第一季度上市。