研究生馬上就要結(jié)束了，總結(jié)一下自己在實驗室硬件電路設(shè)計以及FPGA邏輯調(diào)試的一些經(jīng)驗教訓(xùn)。

      第一次正經(jīng)發(fā)帖，文筆不好，就想到哪寫到哪，之后想起來的，再接著修改。今天先開個頭，少寫一些，待會有事情要去忙。

     研究生儀器儀表專業(yè)，最近幾年實驗室的項目都是IC測試儀，我主要負(fù)責(zé)其中模擬模塊的AD采集模塊的設(shè)計調(diào)試。采集主要就是把甲方要求的模擬信號（單端/差分、幅度、頻率）通過模擬調(diào)理通道，把小信號用運放放大、大信號RC電阻分壓無源衰減，再加上調(diào)偏的加法或者說減法電路，使信號的幅度接近ADC芯片的滿量程輸入范圍，以便獲得最大的信噪比SNR。經(jīng)過ADC之后的數(shù)字信號接到FPGA的IO，F(xiàn)PGA內(nèi)部在對數(shù)據(jù)進(jìn)行降速，再講數(shù)據(jù)存儲進(jìn)DDR3這種大容量存儲器。最后，需要一些通信接口（如PXIe、PXI、LXI等）把DDR3里邊存的數(shù)據(jù)發(fā)送到上位機(jī)，作進(jìn)一步的顯示以及數(shù)據(jù)處理。

     放一張我畢設(shè)的丑圖。這是個并行交替采樣的系統(tǒng)框圖。4個ADC拼更高的采樣率。通信接口選的網(wǎng)口和串口。選這兩種通信接口的原因是串口只需要RX、TX兩根線，再加個TTL轉(zhuǎn)USB的模塊，上位機(jī)隨便找個串口助手就可以接受發(fā)送數(shù)據(jù)了，非常簡單、方便。選網(wǎng)口的原因是上一屆的師兄有成熟的硬件、軟件方案，可以直接拿來用（但是自己也需要了解清楚硬件每一部分的功能，以及軟件哪些地方需要改，才能滿足自己的應(yīng)用，畢竟每個人的應(yīng)用場合不是完全一樣的）。不過，用別人的東西，一定要批判的接收，別人的不一定對。我自己就遇到過，師兄們的器件的封裝，絲印層畫反了，那是個直插的10腳JTAG連接座子，畫反了就會焊反，連上就沒有反應(yīng)，PC就檢測不到FPGA。So，用別人的東西很爽，但是一定得批判的接受喲。

    扯得有點遠(yuǎn)了。數(shù)字電路部分基本上都是成熟的方案（師兄們用過的電路），自己也就選了下時鐘芯片以及電源芯片。做采集，數(shù)字部分基本上都是之前用過的，主要需要我們對通道進(jìn)行重新設(shè)計。通道部分主要是選一下集成運放和壓控增益放大器（VGA）。主要的工作其實就是一個match匹配，把輸入的信號分成有限的N個檔位，在最小檔位的輸入信號幅度范圍內(nèi)，需要最大的放大倍數(shù)。這時一個運放完成不了，這就需要多級放大，多個放大器串聯(lián)，還需要VGA等精確調(diào)整放大倍數(shù)。在最大檔位的輸入信號幅度范圍內(nèi)，信號需要無源衰減，然后后邊的放大電路實現(xiàn)跟隨，直接讓信號進(jìn)入ADC。這里的經(jīng)驗就是，沒有用過的運放，最好畫個2層的10*10的實驗板，用信號源和示波器做個試驗，看看到底運放的輸入帶寬是多少，幅度能到多少。運放datasheet上所寫以及所畫的曲線，不一定在我們的板子上達(dá)到。還是要批判的看，避免通道板設(shè)計完成后，達(dá)不到所要求的效果。

    今天沒時間了，明天接著總結(jié)。