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你把PCB截個圖出來，標(biāo)記一下各點(diǎn)波形。今天仔細(xì)看了一下你的描述，你說的是驅(qū)動輸入端電壓變低，和我以前遇到的還不一樣?？梢赃@樣試試：1.斷開驅(qū)動芯片到MOS的回路，把MOS柵極拉到地，這個狀態(tài)看信號是否正常。信號正常說明功率回路與信號地有共用回路，導(dǎo)致邏輯電平受干擾。2.斷開驅(qū)動芯片輸入信號，驅(qū)動芯片輸入端拉到地，測試此時邏輯信號是否正常。

以前碰到過相似波形，原因是mos驅(qū)動芯片的地饒了一大圈才到mos的s極。你可以檢查一下驅(qū)動線路是否繞遠(yuǎn)了或者驅(qū)動回路與功率回路的地有公共部分。

橋式整流就不存在這個可能了。

電壓不對稱是因?yàn)槌跫壘€圈對兩個次級線圈的漏感不一致引起的。初級與次級的漏感主要由相對位置決定，保證兩個次級對初級的相對位置一致，漏感的差別就會小很多。嘗試過次級雙線并繞兩層，一、二層都按照1,2順序繞漏感差別較大，后來改為一層1、2繞，二層2、1繞漏感差別就小很多。

在MOS關(guān)斷信號前上翹，那就說明變壓器磁芯飽和了，需要改一下變壓器匝數(shù)和氣隙。

這個IC應(yīng)該是初級的反激電源控制IC。把電源腳，地線腳，電流檢測腳，PWM信號腳等功能腳確定后，到各個做控制IC的廠家網(wǎng)站去找6條腿的IC，各個腳可以對應(yīng)起來的就是了。

如果LED燈拉的比較遠(yuǎn)的話，導(dǎo)線會有一定的電感，在關(guān)斷時會產(chǎn)生較大的尖峰電壓擊穿MOS。如果這個導(dǎo)線電感存儲的能量超過MOS可以承受的雪崩能量，MOS就可能掛掉。你用示波器捕捉一下LED關(guān)斷時MOS的DS上的電壓看看，可以嘗試在MOS的DS并大功率TVS管把尖峰電壓鉗住。

你的這個V+的公式只是算出來V+對Vref的電壓，對地電壓還要加一個Vref。

這個電容影響不大。最好還是找到燒電容原因。1.輸入有過電壓？2.溫度過高？3.電容品質(zhì)問題？

結(jié)果錯了吧。按照你的公式要是V2=V1，Vout=-R3/R1*Vref。這個是基本的差分放大疊加直流偏移，Vout=(V2-V1)*R3/R1+Vref。V+的計(jì)算公式錯了。