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個(gè)人覺(jué)得并電容可以降低管子dv/dt的開關(guān)應(yīng)力，也能降低PCB上的一些干擾，其次，死區(qū)時(shí)間的配比問(wèn)題，諧振電感與MOSFET的結(jié)電容的諧振周期往往和死區(qū)時(shí)間并不是配比的完全完美，那么需要在保證死區(qū)可靠性的同時(shí)，盡量使得MOSFET在谷底開通，哪怕是輕載的時(shí)候也能在DS諧振最小值開通，那么這個(gè)周期就需要L和C的參數(shù)配比了，通過(guò)計(jì)算和實(shí)驗(yàn)進(jìn)行調(diào)整